台积电研究副总裁Philip Wong:摩尔定律没死 未来30年仍适用

2018年8月,斯坦福大学著名教授Philip Wong(黄汉森)加入台积电,担任研究副总裁,在业界传为佳话。在Hot Chips
31会议上,Wong表示摩尔定律没有死,甚至没病,有正确的技术诀窍,摩尔定律在未来三十年仍将适用。他也在分享中给出了延续摩尔定律的方法。

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如果你认为英特尔是摩尔定律最大的奉献者,那可能是你还没有听说过Philip Wong对这个问题的阐述。Wong是台积电研究副总裁,他在Hot Chips 31会议上做了一个演讲,他声称摩尔定律不仅活得很好,而且有了正确的技术诀窍,它仍然适用于未来三十年。

“摩尔定律没有死,它没有放慢速度,它甚至没病。”他告诉Hot Chips的与会者。

在Wong的讲述中,维持摩尔定律唯一重要的是不断提高晶体管密度。虽然他承认随着登纳德缩放比例定律(Dennard scaling)的死亡,时钟速度已经达到稳定水平,但晶体管密度的提升将会提高性能和能效。

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最终,如何实现更高的密度并不重要。Wong介绍,能够在更小的空间内集成更多的晶体管并提高能源效率,这才是关键。在短期内,这可能是通过传统方式实现的,即通过改进CMOS工艺技术,制造具有较小栅极长度的晶体管。

台积电已经进入7nm工艺节点,并正在迈向5nm节点。Wong表示,5nm节点的设计生态系统现已准备就绪,他们已经开始风险生产。也就是说,工艺节点和设计工具已经完成,并且正在生产晶圆。在上一次财报电话会议上,台积电表示计划在2020年上半年开始量产5nm芯片。台积电甚至还有3nm节点。

但所有这些技术都是基于平面构建芯片,Wong承认这种方法最终会停止扩展。“如果你通过二维缩放,我们将减少到几百个原子,很快我们就会耗尽原子。”他解释道。

但这并不意味着晶体管密度的终结。他指出,即使在Dennard scaling结束后,半导体制造领域仍有许多创新,使晶体管密度保持在上升曲线。特别是,采用了应变硅和高k金属栅极技术,其次是引入3D结构的FinFet(鳍式场效应晶体管)。现在正在探索一种称为DTCO(设计技术协同优化)的技术来推动7nm以下的晶体管。

所有这些创新都因为需要更快和更节能的硬件来开发新的计算和应用平台。这种演变跨越了20世纪70年代的小型计算机,20世纪80年代的PC,20世纪90年代的互联网以及现在的移动计算。所有这些都推动半导体制造工艺的向前发展。Wong认为,下一个重大推动力将来自人工智能和5G。

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那么,要保持摩尔定律的发展需要哪些创新?

短期内,使用芯片组构建2.5D结构的多芯片封装将提高整体计算和存储密度,即使芯片本身的晶体管密度没有变得更高。Wong表示,这使得单个小芯片的工艺节点的重要性不如能够将这些组件集成在同一个封装中的封装技术。

台积电拥有自己的2.5D封装及CoWoS(Chip-on-Wafer-on-Substrate)技术。CoWoS通过在芯片上插入芯片和合适的存储器件并使用硅通孔(TSV)连接它们来构建多芯片封装。

值得注意的是,CoWoS被Nvidia的Tesla V100 GPU加速器采用,它将GV100 GPU与高带宽内存(HBM)模块封装在一起。但更多样的小芯片集成,英特尔,AMD和Xilinx正陆续推出。

但2.5D只能实现目前为止的密度,更具扩展性的解决方案需要真正的3D封装技术。为此,Wong说我们最好的选择是N3XT,这是一种基于新纳米材料的3D单片设计,同时也是内存和逻辑的细粒度集成。N3XT代表纳米工程计算系统技术,自2015年以来一直在学术界开展,台积电显然认真对待它,它有很大的商业化机会。

Wong展示了一张幻灯片,显示出,它由多层节能逻辑(黄色),高速存储器(红色)和高容量非易失性存储器(绿色)组成,以交错方式堆叠在一起。所有这些都位于传统的硅逻辑芯片(紫色)之上。

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其中的关键是将这些不同的组件与称为ILV的部分连接起来,ILV代表Inter-Layer-Via。与微米级TSV不同,ILV可以在纳米级形成。虽然这是N3XT技术中非常重要的一部分,但Wong没说太多。显然,ILV是台积电一直在研究的技术,并且有很多专利申请。

对于这些3D封装,交错存储器和逻辑非常重要,因为减少了它们之间的距离,这有助于为AI和5G等应用提供所需的高带宽、低延迟的通信。对于CMOS,交错存储器与逻辑是不可能的,因为逻辑晶体管需要大约1000摄氏度的温度才能被蚀刻,这会在制造期间破坏相邻的元件。相反,你需要一些可以在400摄氏度左右放置的东西。

事实上,过去几年中已经研究过的新材料似乎适合在相对较低的温度下制造高性能晶体管。与目前用于半导体的块状硅基材料不同,它们是过渡金属二硫化物(TMD),基于诸如钼、钨和硒的元素。

TMD材料还具有高载流子迁移率,也就是说,能够轻松地通过它们移动电子,但是通道很薄。如果正在构建小于2到3nm的晶体管,那么这些属性就是你想要的。Wong表示,台积电在实验室内使用二硫化钨建造了实验性TMD晶圆。

另一种候选纳米材料是碳纳米管。Wong表示,已经制造出具有良好半导体性能的实验版本。已经构建了基于碳纳米管的逻辑和SRAM器件的原型,包括最近由麻省理工学院研究人员进行的RISC-V实现。

在存储器面,Wong表示最有可能进行3D集成的新候选者是自旋扭矩传递磁RAM(SST-MRAM)、相变存储器(PCM)、电阻RAM(ReRAM)、导电桥RAM(CBRAM)和铁电RAM(FERAM)。所有这些都具有随机访问的关键属性,非易失性设备在写入之前不需要擦除,其中一些已经商业化,包括Everspin的MRAM,三星的嵌入式MRAM,Crossbar的ReRAM和英特尔的3D XPoint(大多数人认为是PCM的变体)。

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研究人员已经模拟了N3XT设备的性能,并将它们与传统的二维芯片进行了比较,逻辑和存储容量的配置相似。根据他们的研究,使用各种机器学习推理进行基准测试,N3XT设备的效率与2D相比提升在63倍和1,971倍之间,十分具有竞争力。

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这些听起来都很有希望,但Wong没有详细说明这些技术将如何在未来30年内改善效率维持摩尔定律。例如,切换到新的纳米材料将提供相对于2D组件的一次性凸起,最终也会遇到原子极限。

从理论上讲,如果每18个月可以将3D设备的堆叠高度翻倍,那么确实可以实现密度的提高。当然,对于移动设备和其他嵌入式设备而言,这将变得非常笨拙,即使对于数据中心计算机,也只需要七代或八代就能达到12英尺高的天花板。

为了使其工作数十年,必须开发其他技术创新,这些创新在Wong的演讲中没有提到,以保持密度符合摩尔定律的轨迹。像台积电这样的芯片制造商,必须相信研究人员将提供源源不断的这类候选技术,这些技术只需要新的,更苛刻的应用程序的推动,以刺激商业化。如果历史可以作为参考,那些应用肯定会来。

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